电子科技大18秋《EDA技术》在线作业（全）
18秋《EDA技术》在线作业1核对题目下载答案，转载注明无忧答案网
1.[单选题]变量是一种局部量，变量可在以下哪些位置进行定义 (满分:)
A. process、architecture、entity
B. process、function、procedure
C. function、entity、package
D. entity、package、procedure]
正确答案:——B——
2.[单选题]请在下例的语句中选择所需的符号____。signala,b,c:std_logic;c____a＋bafter10ns; (满分:)
A. :＝
B. <＝
C. ＝＝
D. ＝]
正确答案:——B——
3.[单选题]Altera公司开发的开发软件为 (满分:)
A. Foundation
B. ispDesignEXPERT
C. MaxplusⅡ
D. ISE]
正确答案:——C——
4.[单选题]VHDL的信号(SIGNAL)是一种数值容器，不仅可以容纳当前值，也可以保持（）。 (满分:)
A. 历史值
B. 不变
C. 动态变化
D. 状态]
正确答案:————
5.[单选题]重载操作符的定义一般见于IEEE库的哪几个程序包 (满分:)
A. std_logic_arith、std_logic_unsigned、std_logic_signed
B. std_logic_arith、std_logic_unsigned、std_logic_1164
C. std_logic_unsigned、std_logic_1164、std_logic_arith
D. std_logic_1164、std_logic_arith、std_logic_unsigned、std_logic_signed]
正确答案:————
6.[单选题]FLEX10K结构中的最小单元是 (满分:)
A. EAB
B. LAB
C. LE
D. CLB]
正确答案:————
7.[单选题]若a=1，b=2，下面程序执行后，a和b的值分别为。\narchitecturertlofentityNameis\nsignala,b:integer;\nbegin\nprocess(a,b)\nvariablec:integer;\nbegin\na<=b;\nc:=a;\nb<=c;\nendprocess;\nendrtl; (满分:)
A. 1，2
B. 2，1
C. 1，1
D. 2，2]
正确答案:————
8.[单选题]不符合进程语句启动条件的是 (满分:)
A. if语句
B. wait语句
C. 敏感信号量
D. wait语句或敏感信号量]
正确答案:————
9.[单选题]在VHDL中，()不能将信息带出对它定义的当前设计单元。 (满分:)
A. 信号
B. 常量
C. 数据
D. 变量]
正确答案:————
10.[单选题]在VHDL中，结构体内部是由（）语句组成的。 (满分:)
A. 顺序
B. 并行
C. 顺序和并行
D. 任何]
正确答案:————
11.[单选题]一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为（）。 (满分:)
A. 设计输入
B. 设计输出
C. 设计实体
D. 设计结构]
正确答案:————
12.[单选题]在设计处理过程中，可产生供器件编程使用的数据文件，对于FPGA来说是生成()文件。 (满分:)
A. 熔丝图
B. 位流数据
C. 图形
D. 仿真]
正确答案:————
13.[单选题]在结构体说明中的几种结构体功能描述语句为语句。 (满分:)
A. 顺序执行
B. 并行执行
C. 顺序/并行执行
D. 循环执行]
正确答案:————
14.[单选题]如果A、B均为为std_logic_vector的数据类型，A的值为“100”，B的值为“011”，则B&A的值为____________。 (满分:)
A. 100011 奥鹏作业答案
B. 011100
C. 110011
D. 010011]
正确答案:————
15.[单选题]关于数组A的定义如下：signalA：bit_vector(7downto0);那么，A=“00110101”，A(7downto5)＝_____________。 (满分:)
A. ’010
B. ‘001
C. ‘011
D. ’100]
正确答案:————
16.[单选题]下面哪种语句不是顺序语句 (满分:)
A. if语句
B. case语句
C. wait语句
D. component语句]
正确答案:————
17.[单选题]下列关于变量的说法正确的是 (满分:)
A. 变量是一个局部量，它只能在进程和子程序中使用。
B. 变量的赋值不是立即发生的。
C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量。
D. 变量赋值的一般表达式为：目标变量名<=表达式。]
正确答案:————
18.[单选题]QuartusII的设计文件不能直接保存在（）。 (满分:)
A. 硬盘
B. 根目录
C. 文件夹
D. 工程目录]
正确答案:————
19.[单选题]在VHDL中，为了使已声明的数据类型、子程序、元件能被其他设计实体调用或共享，可以把他们汇集在（）中。 (满分:)
A. 设计实体
B. 子程序
C. 结构体
D. 程序库]
正确答案:————
20.[单选题]固核的正确描述为（）。 (满分:)
A. 提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路
B. 提供设计的最总产品——模型库
C. 以可执行文件的形式提交用户，完成了综合的功能块
D. 以上都不对]
正确答案:————
18秋《EDA技术》在线作业2
一、单选题：
1.[单选题]字符串型文字O“1234”的长度为___________。 (满分:)
A. 12
B. 4
C. 8
D. 16]
正确答案:——A——
2.[单选题]使用STD_LOGIG_1164使用的数据类型时（）。 (满分:)
A. 可以直接调用
B. 必须在库和包集合中声明
C. 必须在实体中声明
D. 必须在结构体中声明]
正确答案:——B——
3.[单选题]国际上生产FPGA/CPLD的三家主流公司为 (满分:)
A. Altera、Xilinx、Lattice公司
B. Altera、Marax、Lattice公司
C. IBM、Xilinx、Lattice公司
D. Altera、Xilinx、AD公司]
正确答案:——A——
4.[单选题]下列关于变量的说法正确的是（）。 (满分:)
A. 变量是一个局部量，它只能在进程和子程序中使用。
B. 变量的赋值不是立即发生的，它需要有一个δ延时。
C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量。
D. 变量赋值的一般表达式为：目标变量名<=表达式。]
正确答案:————
5.[单选题]在VHDL中，用语句_____表示clock的下降沿 (满分:)
A. clock’EVENT
B. clock’EVENT?AND?clock=’1’
C. clock=’0’
D. clock’EVENT?AND?clock=’0’]
正确答案:————
6.[单选题]在VHDL中，()不能将信息带出对它定义的当前设计单元。 (满分:)
A. 信号
B. 常量
C. 数据
D. 变量]
正确答案:————
7.[单选题]执行下列语句后Q的值等于（）。\n??\nSIGNALE:STD_LOGIC_VECTOR(2TO5);\nSIGNALQ:STD_LOGIC_VECTOR(9DOWNTO2);\n??\nE<=(2=>’0’,4=>’0’,OTHERS=>’1’);\nQ<=(2=>E(2),4=>E(3),5=>’1’,7=>E(5),OTHERS=>E(4));\n?? (满分:)
A. “11011011”
B. “00110100”
C. “11011001”
D. “00101100”]
正确答案:————
8.[单选题]下列关于CASE语句的说法不正确的是 (满分:)
A. 条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。
B. CASE语句中必须要有WHENOTHERS=>NULL；语句。
C. CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现。
D. CASE语句执行必须选中，且只能选中所列条件语句中的一条。]
正确答案:————
9.[单选题]在QuartusII中，新建时序波形文件时应选择（）。 (满分:)
A. Editorfie
B. GraphicEditorfile
C. TextEditorfile
D. Vectorwaveformfile]
正确答案:————
10.[单选题]一般把EDA技术的发展分为()个阶段。 (满分:)
A. 5
B. 4
C. 3
D. 2]
正确答案:————
11.[单选题]MAXPLUSSII中编译VHDL源程序时，要求（）。 (满分:)
A. 文件名和实体可不同名
B. 文件名和实体名无关
C. 文件名和实体名要相同
D. 不确定]
正确答案:————
12.[单选题]在VHDL语言中，下列对时钟边沿检测描述中，错误的是 (满分:)
A. ifclk’eventandclk=‘1’then
B. iffalling_edge(clk)then
C. ifclk’eventandclk=‘0’then
D. ifclk’stableandnotclk=‘1’then]
正确答案:————
13.[单选题]EAB中RAM的大小可灵活配置，AlteraFLEX10K系列器件中的EAB作RAM用时，有哪几种配置模式 (满分:)
A. 512x8，1024x4，2048x2，4096x1
B. 256x8，512x4，1024x2，2048x1
C. 256x4，512x2，1024x1
D. 256x16，512x8，1024x4，2048x2]
正确答案:————
14.[单选题]VHDL常用的库是 (满分:)
A. IEEE
B. STD
C. WORK
D. PACKAGE]
正确答案:————
15.[单选题]请在下例的语句中选择所需的符号____。signala,b,c:std_logic;c____a＋bafter10ns; (满分:)
A. :＝
B. <＝
C. ＝＝
D. ＝]
正确答案:————
16.[单选题]在VHDL中，用语句()表示检测clock的上升沿。 (满分:)
A. clock'EVENT
B. clock'EVENTANDclock='1'
C. Clok='0'
D. clock'EVENTANDclock='0']
正确答案:————
17.[单选题]根据VHDL语法规则，下面哪个标识符是非法的标识符 (满分:)
A. not—Ack
B. constant
C. FFT_1024_1
D. state0]
正确答案:————
18.[单选题]在元件例化语句中，用_______符号实现名称映射，将例化元件端口声明语句中的信号与PORTMAP（）中的信号名关联起来。 (满分:)
A. =
B. :=
C. <=
D. =>]
正确答案:————
19.[单选题]下面哪个说法是错误的 (满分:)
A. 进程语句与进程语句之间是并行执行的，进程语句内部是顺序执行的
B. 进程语句是可以嵌套使用的
C. 块语句与块语句之间是并行执行的，块语句内部也是并行执行的
D. 块语句是可以嵌套使用的]
正确答案:————
20.[单选题]下面哪种语句不是并行语句 (满分:)
A. wait语句
B. process语句
C. 块语句
D. 生成语句]
正确答案:————
18秋《EDA技术》在线作业3
一、单选题：
1.[单选题]下面哪种语句不是并行语句 (满分:)
A. wait语句
B. process语句
C. 块语句
D. 生成语句]
正确答案:——A——
2.[单选题]VHDL程序基本结构包括 (满分:)
A. 实体、子程序、配置
B. 实体、结构体、配置、函数
C. 结构体、状态机、程序包和库
D. 实体、结构体、程序包和库]
正确答案:——D——
3.[单选题]仿真是对电路设计的一种（）检测方法。 (满分:)
A. 直接的
B. 间接的
C. 同步的
D. 异步的]
正确答案:——B——
4.[单选题]常用的硬件描述语言有 (满分:)
A. VHDL、Verilog、c语言
B. ABEL、c＋＋
C. VHDL、Verilog、ABEL
D. 汇编语言、ABEL、VHDL]
正确答案:————
5.[单选题]在VHDL中，用语句()表示检测clock的上升沿。 (满分:)
A. clock'EVENT
B. clock'EVENTANDclock='1'
C. Clok='0'
D. clock'EVENTANDclock='0']
正确答案:————
6.[单选题]VHDL常用的库是 (满分:)
A. IEEE
B. STD
C. WORK
D. PACKAGE]
正确答案:————
7.[单选题]一般把EDA技术的发展分为CAD、CAE和（）三个阶段。 (满分:)
A. CAM
B. EDA
C. CASE
D. CAN]
正确答案:————
8.[单选题]根据VHDL语法规则，下面哪个标识符是非法的标识符 (满分:)
A. not—Ack
B. constant
C. FFT_1024_1
D. state0]
正确答案:————
9.[单选题]VHDL常用的库是（）标准库。 (满分:)
A. IEEE
B. STD
C. WORK
D. PACKAGE]
正确答案:————
10.[单选题]下列关于变量的说法正确的是 (满分:)
A. 变量是一个局部量，它只能在进程和子程序中使用。
B. 变量的赋值不是立即发生的。
C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量。
D. 变量赋值的一般表达式为：目标变量名<=表达式。]
正确答案:————
11.[单选题]Altera公司开发的开发软件为 (满分:)
A. Foundation
B. ispDesignEXPERT
C. MaxplusⅡ
D. ISE]
正确答案:————
12.[单选题]在VHDL语言编写的程序中，注释使用（）符号。 (满分:)
A. //
B. --
C. ;
D. __]
正确答案:————
13.[单选题]VHDL文本编辑中编译时出现如下的报错信息Error:VHDLsyntaxerror:signaldeclarationmusthave‘；’，butfoundbegininstead.其错误原因是（）。 (满分:)
A. 信号声明缺少分号。
B. 错将设计文件存入了根目录，并将其设定成工程。
C. 设计文件的文件名与实体名不一致。
D. 程序中缺少关键词。]
正确答案:————
14.[单选题]在VHDL中，可以用()表示数据或地址总线的名称。 (满分:)
A. 下标名
B. 段名
C. 总线名
D. 字符串]
正确答案:————
15.[单选题]VHDL的语言要素包括以下几类 (满分:)
A. 数据对象、数据类型、操作数、操作符
B. 数据对象、结构体、操作数、操作符
C. 实体、数据类型、操作数、操作符
D. 数据对象、配置、操作数、重载操作符]
正确答案:————
16.[单选题]一个完整结构的结构体由哪两个基本层次组出 (满分:)
A. 数据说明和进程
B. 结构体说明和结构体功能描述
C. 顺序描述语句和并行执行语句
D. 结构体例化和结构体赋值]
正确答案:————
17.[单选题]一个完整的VHDL程序，至少应包括三个基本组成部分是 (满分:)
A. 实体、子程序、配置
B. 实体、结构体、配置、函数
C. 结构体、状态机、程序包和库
D. 实体、结构体、程序包和库]
正确答案:————
18.[单选题]下列关于信号的说法正确的是 (满分:)
A. 信号是一个局部量，它只能在进程和子程序中使用。
B. 信号的赋值不是立即发生的。
C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量。
D. 信号赋值的一般表达式为：目标信号名：=表达式。]
正确答案:————
19.[单选题]请指出AlteraCyclone系列中的EP1C6Q240C8这个器件是属于（）。 (满分:)
A. ROM
B. CPLD
C. FPGA
D. GAL]
正确答案:————
20.[单选题]EDA设计流程包括()、设计输入、设计处理和器件编程四个步骤。 (满分:)
A. 设计准备
B. 总体设计
C. 详细设计
D. 设计数据]
正确答案:————
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