《电子设计自动化》模拟考试题(一)21秋西电
西安电子科技大学网络与继续教育学院（考试形式90分钟）
题号 一 二 三 四 五 总分
题分
得分
一 填空题（每题2分，合计20分）
1. VHDL的变量（VARIABLE）是一个 ，只能在进程、函数和过程中声明和使用。
2. IEEE于1987年将VHDL采纳为 标准。
3. 以EDA方式实现的电路设计文件，最终可以编程下载到 或CPLD芯片中，完成硬件设计和验证。
4. 在VHDL中最常用的库是 标准库，最常用的程序包是 程序包。
5. z <= x XOR y AFTER 5ns 中的5ns指得是仿真延时中的______ 延时，z <= TRANSPORT x AFTER 10 ns中的10ns指得是_______ 延时。
6. 若在MAX+plus II集成环境下，执行原理图输入设计法，应选择_______方式。
7. \maxplus2\max2lib\prim是MAX+plus II_______元件库，包括门电路、触发器、电源、输入、输出等元件。
8. 图形文件设计结束后一定要通过_______，检查设计文件是否正确。
9. 仿真也称为_______，是对电路设计的一种间接的检测方法。
10. 以EDA方式实现的电路设计文件，最终可以编程下载到_______或 _______芯片中，完成硬件设计和验证。
二 选择（每题2分，合计20分）
1.将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程称为（ ）。
(A)设计输入（B)设计输出 （C)仿真 (D)综合
2. 一般把EDA技术的发展分（ ）个阶段。
(A)2 （B)3 （C)4 (D)5
3. AHDL属于（ ）描述语言。
(A)普通硬件（B)行为 (C)高级 (D)低级
4. VHDL属于（ ）描述语言。
(A)普通硬件 （B)行为 (C)高级 (D)低级
5. 包括设计编译和检查、逻辑优化、适配和分割、布局和布线、生成编程数据文件等操作的过程称为（ ）。
(A) 设计输入（B) 设计处理 (C)功能仿真(D)时序仿真
6. 在设计输入完成之后，应立即对设计文件进行（ ）。
(A)编辑 (B)编译 (C) 功能仿真 (D) 时序仿真
7. 基于硬件描述语言HDL的数字系统设计目前最常用的设计方法称为（ ）设计法。
(A)自低向上 (B)自顶向下 (C) 积木式 (D) 顶层
8. 在EDA工具中，能将硬件描述转化为硬件电路的重要工具软件为（ ）。
(A)仿真器 (B)综合器 (C) 适配器 (D) 下载器
9. 在EDA工具中，能完成在目标学习台器件上布局布线软件称为（ ）。
(A)仿真器 (B)综合器 (C) 适配器 (D) 下载器
10．VHDL常用的库是（）标准库。
(A)IEEE (B) STD （C） WORK (D) PACKAG
三 名词解释（每题4分 合计20分）
1. CPLD
2. HDL
3. LUT
4. ASIC
5. SOC
四 简答（每题5分， 合计20分）
1.传统设计方法和EDA设计方法的主要的不同点？
2.现代数字系统常用设计方法有哪些？
3.VHDL语言可以把任意复杂的电路系统视作一个模块，一个模块可主要分为哪三个组成部分？
4.FLEX10K系列的FPGA结构由哪几部分组成？每部分实现什么功能?
五 设计题（每题10分， 合计20分）
1. 用VHDL语言编写半加器。
2. 试编写下降沿触发的D触发器的VHDL语言程序。
模拟试题(一)参考答案
一．填空题 （每题2分，共20分)
1. 当前值，历史值
2. IEEE#1076
3．FPGA
4. 高层次，低层次
5. 惯性，传输
6. 图形编辑（Graphic Editor file）
7. 精确测量
8. 编译（Compiler）
9. 模拟（ Simulation）
10. FPGA，CPLD
二 选择题 （每小题2分，共20分）
1-5 ABABB
6-10BBBCA
三 名词解释 （每题4分，共20分)
1. URAT：Universal Asynchronous Receiver/Transmitter，通用异步接收/发送装置。
2. HDL：硬件描述语言。
3. IEEE：IEEE (Institute of Electrical and Electronics Engineers)美国电气及电子工程师学会。
4. ASIC：（Application Specific Intergrated Circuits）即专用集成电路。
5. LAB：逻辑阵列块。
四 简答题 （每小题4分，共8分)
1. 传统设计方法和EDA设计方法的主要的不同点？
传统设计方法 EDA设计方法
自底向上 自顶向下
手动设计 自动设计
原理图方式设计 原理图， VHDL语言等多种设计方式
系统功能固定 系统功能易变
不易仿真 易仿真
设计周期长 设计周期短
2．原理图、HDL语言、波形图、状态机、功能模块输入法、IP芯核
3． （1）信号的赋值至少有延迟，而变量赋值没有延迟。
（2）信号有许多相关信息，而变量只有当前值。
（3）作用范围不同。
（4）信号是硬件连线的抽象，而变量无类似的对应关系。
（5）变量的值可以传给信号，而信号的值不能传给变量。
4．PLD器件的编程模式可以分为两大类主模式和从模式。主模式是由起主导作用的PLD器件引导编程操作过程。而从模式由计算机、微处理器或其它主导可编程逻辑器件控制编程的过程。
五 设计题 （每小题10分，合计20分）
1. VHDL语言编写半加器
LIBRARY ieee；
use ieee.std_logic_1164.all；
entityhalf is port (a，b : IN std_LOGIC；
s， co: OUT std_LOGIC)；
END half；
ARCHITECTURE half1 OF half IS signal c， d :std_logic；
BEGIN c<=a or b；
d<=a nand b；
co<=not d；
s<=c and d；
end half1；
2． 试编写下降沿触发的D触发器的VHDL语言程序。
LIBRARYIEEE；
USEIEEE.std_logic_1164.all ；
ENTITYselsIS
PORT(d，clk:IN STD_LOGIC；
q，nq: OUT STD_LOGIC)；
ENDsels；
IFclk= ‘0’ANDclk’EVENTTHEN
q <=d；
Nq<=NOT q；
END IF；
页:
[1]